실험 레포트 (사전)+25+공통+이미터+증폭기의+주파수+응답

실험 레포트 (사전)+25+공통+이미터+증폭기의+주파수+응답

[실험 레포트] (사전)+25+공통+이미터+증폭기의+주파수+응답.hwp

본문 실험 25. 공통 이미터 증폭기의 주파수 응답 (1) 목적 공통 이미터 증폭기회로에서 주파수 응답을 조사한다. (2) 실험장비 ① 계측장비: 오실로스코프, DMM, 함수 발생기, 직류전원 공급기 ② 부품: ◇ 저항: 2.2kΩ (2개), 3.9kΩ (1개), 10kΩ (1개), 39kΩ (1개) ◇ 커패시터: 1㎌ (1개), 10㎌ (1개), 20㎌ (1개) ◇ 트랜지스터: 2N3904 (혹은 등가) (1개) (3) 이론 ◆ 저주파 증폭기 응답 낮은 주파수에서 커패시터 결합된 증폭기의 전압이득과 위상천이 특성. 1 BJT 증폭기 그림1 일반적인 커패시터(용량) 결합 증폭기 이상적인 경우, 중간영역 주파수에서 결합 및 바이패스 커패시터가 short된다고 가정하면, → 전압이득은 where 신호주파수가 충분히 낮을 때, XC는 무시될 만큼 작지 않다. 그림2 3개의 고역통과 RC 회로를 갖는 그림1 증폭기의 저주파 등가회로. 1) C1과 Rin (증폭기 입력저항)으로 구성 (입력 RC 회로). 2) C3와 RC 및 RL로 구성 (출력 RC 회로). 3) C2와 Rin(emitter)로 구성 (바이패스 RC 회로). (1) 입력 RC 회로 그림 3 입력 결합 커패시터 C1과 증폭기 입력저항 Rin 으로 구성된 RC 회로. f ↓ → XC1 ↑ ⇒ ∴ C1에서의 큰 전압강하 때문에, 베이스에서 증폭기의 입력저항 양단에 인가되는 전압이 감소. ⇒ ∴ 증폭기 전체이득 감소. 베이스 전압 증폭기 응답의 임계점은 출력전압이 중간영역 값의 70.7%일 때 일어남. 즉, XC1 = Rin 일 때 일어남. ㏈로 표현 ; (2) 하한 임계주파수 하한 임계주파수(lower critical frequency), 하한 차단(lower cutoff), 하한 모서리(lower corner), 하한 절점(lower break) 주파수 ; fc ; 중간영역 주파수에서의 이득보다 3㏈ 낮은 곳에서의 주파수. ∴ if 입력신호원의 저항 Rs를 포함하면, (3) 저주파에서 전압이득의 롤-오프 롤-오프(Roll-off) ; 주파수가 fc 아래로 감소함에 따라, 전압이득이 감소하는 것. f fc 에서, 주파수가 10배씩 감소할 때마다 전압이득은 20㏈씩 감소. at f = 0.1fc, f = fc 일 때, XC1 = Rin ⇒ f = 0.1fc에서 XC1 = 10Rin. ∴ 감쇠 = ㏈ 감쇠 ; . a) ㏈/decade : 주파수가 10배씩 변화하는 것. 각 decade에 대해, ㏈ 감쇠는 20㏈ 씩 감소. → 즉, 전체전압이득이 decade 당 20㏈ 씩 감소. ex) 주파수가 fc 의 1/100로 감소하면(2 decade 감소), 증폭기의 전압이득은 각 decade 당 20㏈ 씩 감소하므로, 전체 전압이득은 (-20㏈)+(-20㏈)=-40㏈ 감소. 그림 4 ㏈ 전압이득 대 주파수에 대한 그래프 ; 입력 RC 회로에 대한 증폭기의 저주파 응답곡선. b) ㏈/octave : 주파수의 두배 또는 절반에 대응. ex) f가 100㎐에서 200㎐로 증가 : 1 옥타브. f가 100㎐에서 50㎐로 감소 : 1 옥타브. -20㏈/decade -6㏈/octave -40㏈/decade -12㏈/octave (4) 입력 RC 회로에서 위상천이 입력 RC 회로에서 위상각 ; i) 중간영역 주파수에서, XC1 0Ω, → ii) 임계 주파수에서, XC1 Rin, → iii) f=0.1fc (1 decade 아래)에서, XC1 10Rin, → ⇒ f가 0에 접근함에 따라 입력 RC 회로를 통한 위상천이는 90o에 접근. 그림 5 RC 회로에서 위상각 대 주파수. 그림 6 입력 RC 회로에서 베이스 전압의 위상은 중간영역 주파수 이하에서 입력 신호전압의 위상보다 만큼 앞선다. (5) 출력 RC 회로 그림 7 (a) 출력결합 커패시터 C3와 컬렉터 저항 RC 및 부하저항 RL로 구성된 RC 회로. 그림 7 (b) 교류 등가회로 (단, Tr의 내부저항은 ∞라 가정). C3의 왼쪽을 테브난 등가회로로 변환 → 컬렉터 전압을 등가전압원으로, RC를 등가 직렬저항으로 변환 ⇒ 그림 7 (c) 출력 RC 회로의 임계주파수 ; 증폭기 전압이득에 대한 출력 RC 회로의 효과는 입력 RC 회로와 유사. 신호주파수 f ↓ → XC3 ↑ ⇒ C3 양단에 더 큰 전압강하. ⇒ ∴ 부하저항에 걸리는 전압 감소 → 즉, 출력 전압 감소 → 전압이득 감소. f = fc 이면, 신호전압은 0.707배로 감소 → 즉, 전압이득이 3㏈ 감소. (6) 출력 RC 회로에서 위상천이 출력 RC 회로에서 위상각 ; i) 중간영역 주파수에서, XC3 0Ω, → ii) 임계 주파수에서, XC3 = RC+RL, → iii) f가 0에 접근(XC3 → ∞에 접근)함에 따라, 위상천이는 90o에 접근. (7) 바이패스 RC 회로 바이패스 커패시터 C2와 이미터에서 바라본 저항 Rin(emitter)로 구성된 RC 회로. 중간영역 주파수에서 XC2 0Ω, → 이미터가 교류접지. ⇒ 증폭기 이득 : f ↓ → XC2 ↑ ; 이미터와 접지 사이의 임피던스 증가 → 이미터는 교류접지가 안됨(그림 8). → 이득 감소. , where 인 임피던스 그림 9 바이패스 RC 등가회로의 전개 (a) C2와 Rin(emitter)로 구성된 바이패스 RC 회로. (b) Tr의 베이스에서 Vin 쪽으로 테브난의 정리 적용. (c) 등가저항 Rth와 등가 입력전압원 Vth(1)으로 대체. (d) (e) C2에서 바라본 전체저항 = (f) 다시 테브난의 정리 적용 → 등가 RC 회로. ⇒ ∴ 임계주파수 2 보드선도 (Bode plot) 보드선도: Semilog 그래프에 ㏈ 전압이득(y축) 대 주파수(x축)를 그린 것. (x축 : 주파수, log scale, y축 : ㏈ 전압이득, linear scale) 그림 10 RC 회로와 그에 대한 저주파 응답 (파란선 : 이상적인 경우, 검은선 : 실제의 경우) 임계주파수(-20㏈/decade로 이득감소 시작점: 하한 임계(절점)주파수) fc 에서의 이득. i) 이상적인 경우 (파란선) : 0 ㏈. ii) 실제의 경우 (검은선) : -3 ㏈. 3 증폭기의 전체 저주파 응답 입력 RC 회로, 출력 RC 회로, 바이패스 RC 회로 전체의 복합적 효과 검토. RC 회로망 중 한 개가 다른 두 개보다 임계주파수가 크면, → 우성(dominant) RC 회로. ; 증폭기의 전체 전압이득이 -20㏈/decade로 감소하기 시작하는 지점의 주파수) 다른 두 개의 RC 회로망은 임계주파수 이하에서 -20㏈/decade 롤-오프 추가의 원인. 그림 11 다른 임계주파수를 갖는 세 개의 저주파 RC 회로망에 대한 증폭기 응답의 복합 보드선도. 검은선 : 각각의 이상적인 응답곡선, 파란선 : 전체 응답곡선. 가장 큰 fc : 우성(dominant) ; 입력 RC 회로. 가장 낮은 fc : 바이패스 RC 회로. 주파수가 중간영역으로부터 감소하면, → fc(input)에서 최초의 절점, 이득이 -20㏈/decade의 롤-오프로 감소 시작. → fc(output)까지 계속 감소하면, → 이 점에서 출력 RC 회로에 의해 -20㏈/decade가 부가되어 -40㏈/decade의 롤-오프로 감소 시작. → fc(bypass)까지 계속 감소하면, → 이 점에서 바이패스 RC 회로에 의해 -20㏈/decade가 또 다시 부가되어 -60㏈/decade의 롤-오프로 감소 시작. 만약 세 개의 RC 회로망의 임계주파수가 동일하면 (그림 12), i) 이상적인 응답곡선은 fc에서 한 개의 절점(0㏈)을 갖고, 이 이하에서 전압이득은 -60㏈/decade로 롤-오프. ii) 실제의 경우 ; fc에서의 전압이득은 중간영역에서 보다 -9㏈ 감소 (각 RC 회로 당 -3㏈ 씩 감소). ◆ 고주파 증폭기 응답 고주파에서, i) 결합 및 바이패스 커패시터는 실효적으로 단락 (short). ii) 내부 커패시턴스 Cbe (또는 Cib : 입력 커패시턴스)와 Cbc (또는 Cob : 출력 커패시턴스)가 전압이득에 중대한 영향. 1 BJT 증폭기 Tr 규격표에서 - Cbe : VBE의 특정값에 대해 명시. - Cbc : VCB의 특정값에 대해 명시. - Cib 를 Cibo 로, Cob 를 Cobo 로 표기하기도 함. where, 첨자 o는 베이스 개방(open)일 때 측정된 커패시턴스임을 의미. ex) 2N2222A BJT : i) VEB=0.5Vdc, IC=0, f=1㎒일 때 ; Cbe=25㎊. ii) VCB=10Vdc 일 때 ; Cbc=8㎊ (최대값). 그림 1 커패시터 결합된 증폭기와 그의 고주파 등가회로 (1) 밀러 정리를 이용한 고주파 해석 그림 2 밀러 정리를 적용한 후의 그림 1 (b)의 고주파 등가회로 두 개의 밀러 커패시턴스에 의해, 고주파 입력 RC 회로와 고주파 출력 RC 회로 형성 ; 커패시턴스가 접지에 연결 → 저역 통과 필터로 동작. (2) 입력 RC 회로 그림 3 등가 고주파 입력 RC 회로의 전개 과정 CE 증폭기에서 베이스에서 들여다 본 입력저항 ; 그림 (a) : ; 그림 (b) 커패시터 왼쪽 회로를 테브난 등가회로로 변환 ; 그림 (c) where f ↑ → XC ↓ ⇒ by 전압분배법칙, VXC(즉, VB)가 감소 ⇒ ∴ 전압이득 감소. 상한 임계주파수 fc : 일 때의 주파수, where 이득은 3㏈ 감소. 즉, ∴ ∴ f > fc 이면, 입력 RC 회로는 -20㏈/decade의 롤-오프로 이득 감소. (3) 입력 RC 회로의 위상천이 고주파 입력 RC 회로의 출력전압이 커패시터 양단의 전압 → ∴ 회로의 출력은 입력을 지연(lag) 시킨다. 위상각 ; f = fc 에서 이므로, 즉, 입력신호를 45o 지연시킨다. f > fc 이면. f ↑ ⇒ 에 접근. (4) 출력 RC 회로 고주파 출력 RC 회로 : 밀러 출력 커패시턴스(Cout(miller))와 컬렉터 저항 (RC)로 구성 ; 그림 4 (a). 그림 4 등가 고주파 출력 RC 회로의 전개 과정. 등가회로에서 Tr은 전류원 ()으로 대체 → 그림 (b). 커패시터의 위치를 바꾸면 → 그림 (c). 커패시터 왼쪽 회로를 테브난 등 하고 싶은 말 좀 더 업그레이드하여 자료를 보완하여, 과제물을 꼼꼼하게 정성을 들어 작성했습니다. 위 자료 요약정리 잘되어 있으니 잘 참고하시어 학업에 나날이 발전이 있기를 기원합니다 ^^ 구입자 분의 앞날에 항상 무궁한 발전과 행복과 행운이 깃들기를 홧팅 키워드 회로, 그림, 주파수, 이득, 전압이득, 감소